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主要研究多路串行数据同时接收／发送，然后汇合成一路串行数据发送／接收的多串口转换技术。使用Verilog语言在FPGA上实现了该方案，分别设计了数据的接收模块、发送模块、缓存模块以及系统的分频模块、延迟模块，实现了多路串行数据在通信速率互不影响的情况下合成一路高速串行数据收发的功能。通过QuartusII仿真和实验测试验证了该设计的可行性。在PC测试中，16路波特率为4800bit／s的串行数据，可以以波特率为115200bit／s进行聚合，各路数据速率无互相影响，且误码率为0。该设计的优点在于节约硬件开