【摘 要】
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提出了一种16×16位的高速低功耗流水线乘法器的设计.乘法器结构采用Booth编码和Wallace树,全加器单元是一种新型的准多米诺逻辑,其性能较普通CMOS逻辑全加器有很大改善.
【机 构】
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中国科学院上海微系统与信息技术研究所
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提出了一种16×16位的高速低功耗流水线乘法器的设计.乘法器结构采用Booth编码和Wallace树,全加器单元是一种新型的准多米诺逻辑,其性能较普通CMOS逻辑全加器有很大改善.使用0.5μm CMOS工艺模型,HSPICE模拟结果表明,在频率为150MHz条件下,电源电压3.0 V,其平均功耗为11.74mW,延迟为6.5 ns.
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