【摘 要】
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针对采用传输管逻辑设计的加法器存在阈值损失以及延时过高等问题,结合正反馈原理,提出无阈值损失的低延时正反馈混合逻辑加法器设计方案.该方案首先分析传输管异或门阈值损
【机 构】
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宁波大学信息科学与工程学院,温州大学电气与电子工程学院,中国海岸警卫队学院电子技术系
【基金项目】
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国家自然科学基金(61874078,61871244)
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针对采用传输管逻辑设计的加法器存在阈值损失以及延时过高等问题,结合正反馈原理,提出无阈值损失的低延时正反馈混合逻辑加法器设计方案.该方案首先分析传输管异或门阈值损失机理,利用正反馈环电平锁定特性,设计无阈值损失的正反馈异或/同或门;然后利用有比逻辑特定晶体管的尺寸差,以减少正反馈异或/同或门输出延时;最后融合传输管逻辑、传输门逻辑和静态互补CMOS逻辑等的优点,实现无阈值损失且低延时的混合逻辑加法器.在TSMC 65 nm CMOS工艺下,HSPICE仿真结果表明,所设计电路与传输门加法器相比延时和功耗延
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