【摘 要】
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分析了同步数字体系中2．048Mbps支路信号E1异步映射进VC-12的过程，并根据正零／负码速调整原理确定了缓冲存储器的容量和正负码速调整的判定门限。通过对异步FIFO读控制实现了此
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分析了同步数字体系中2．048Mbps支路信号E1异步映射进VC-12的过程，并根据正零／负码速调整原理确定了缓冲存储器的容量和正负码速调整的判定门限。通过对异步FIFO读控制实现了此异步映射过程的正／零／负码速调整。同时，为了在异步时钟域之间可靠地传递数据，采用格雷码实现读时钟域对写指针的采样。该设计通过了功能仿真、综合及FPGA验证。
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