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提出一种基于时序泰勒展开图（TTED）的VLSI高层可测性分析（TA）新方法,以时序泰勒展开图（TTED）为关键敏化路径建模,建立起确定性和概率性故障的统一表示模型。利用符号变量获取线路的敏感性,并且考虑电路的单敏化和多敏化情况,进行电路的可测性计算和分析,取得了较好的效果,实验证实了该方法的有效性。