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可变长码是视频压缩中常用的熵编码方式，因为码字的长度不固定，可变长码的解码器设计往往是整个视频解码器的难点之一．针对视频解码对可变长码解码器解码速率的要求，提出了多路并行解码的方案，排除了长度信息的反馈迟延对解码速率的制约．对解码过程中使用的分组信息表和解码符号表进行了改进，提出伪基础地址查表的方法，使分组信息表相对于同类解码器占用存储资源减小1／3，运算也相应简化．本方案可以在时钟频率为74．25MHz的FPGA平台工作，可成为高清晰度数字电视解码器的组成部分．