【摘 要】
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在数字电路设计中,电路逻辑功能和性能参数会随着数字逻辑器件的容差、延迟时间的改变而发生变化,甚至会引起不正常的逻辑关系.随着集成度不断提高,这种偏差严重影响电路的成
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在数字电路设计中,电路逻辑功能和性能参数会随着数字逻辑器件的容差、延迟时间的改变而发生变化,甚至会引起不正常的逻辑关系.随着集成度不断提高,这种偏差严重影响电路的成品率,增加了电路设计的复杂性和成本.采用基于OrCAD/Pspice的最坏情况模拟及对器件模糊时间影响的抑制,对半加器逻辑电路参数进行适当修正,降低了输出结果不确定性及脉冲变窄或异常故障.所设计的加法器电路在满足原逻辑功能基础上,在指定的模糊时间变化范围内,电路稳定性得到明显提高,达到增强其鲁棒性的目的.
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