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提出了一种容量可变的嵌入式同步ＳＲＡＭ。通过采用存储阵列的分块，敏感放大器的分级等技术，对电路的结构进行了优化。着重讨论了存储阵列的分块原则，分析了分块的字长，字数对电路的面积，速度，功耗等因素的影响。
容量可变的嵌入式同步SRAM电路的设计与实现
【摘 要】
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提出了一种容量可变的嵌入式同步ＳＲＡＭ。通过采用存储阵列的分块，敏感放大器的分级等技术，对电路的结构进行了优化。着重讨论了存储阵列的分块原则，分析了分块的字长，字数对电路的面积
【机 构】
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复旦大学专用集成电路与系统国家重点实验室
【出 处】
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微电子学
【发表日期】
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1999年3期
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