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针对Wallace树连接线复杂度高,版图实现比较困难的缺点,提出了一种新的加法器阵列结构。这种结构在规则性和连接复杂度方面优于ZM树和OS树。同时提出一种新的CLA加法器结构以提高乘法器的性能。乘法器采用1.5μm CMOS工艺实现,完成一次定点和浮点乘法操作的时间分别是56ns和76ns。