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针对在FPGA的设计中异步跨时钟域设计经常出现时序不满足的问题,提出了一种异步时钟跨时钟域的设计方法。通过对FPGA底层硬件芯片的理解进行verilog程序的写作,能够有效防止FPGA在跨时钟域设计时出现的时序不满足而引起的问题。仿真及实验结果表明,该设计方法能够有效防止跨时钟域出错的情况出现。