【摘 要】
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报道了基于硅外延BCD工艺的高栅源、高漏源电压的功率pMOS的设计.采用1μm厚的场氧化层作为栅氧介质及RESURF原理优化的漏极漂移区,器件面积为80μm×80μm,工艺上简化为18次
【机 构】
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西安电子科技大学微电子研究所,宽禁带半导体材料与器件教育部重点实验室,
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报道了基于硅外延BCD工艺的高栅源、高漏源电压的功率pMOS的设计.采用1μm厚的场氧化层作为栅氧介质及RESURF原理优化的漏极漂移区,器件面积为80μm×80μm,工艺上简化为18次光刻,兼容标准CMOS、双极管和高压VDMOS.测试管耐压超过200V,集成于64路170VPDP扫描驱动芯片,通过了上机测试.
The design of power pMOS with high gate-source and high drain-source voltage based on silicon epitaxial BCD process is reported.The field oxide layer with a thickness of 1μm as the gate oxide and the drain drift region optimized by the RESURF principle are designed.The device area is 80μm × 80μm, The process is simplified to 18 lithography, compatible with standard CMOS, bipolar and high-voltage VDMOS. Test tube withstand voltage over 200V, integrated in 64 170VPDP scan driver chip, passed the on-machine test.
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