【摘 要】
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针对现代VLSI电路趋向于层次化的设计，本文提出了基于布尔可满足性的层次化通路时延故障测试方法，采用面向模块级的增量布尔可满足性合取范式的提取，从高到低层次化实现了关键通
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针对现代VLSI电路趋向于层次化的设计，本文提出了基于布尔可满足性的层次化通路时延故障测试方法，采用面向模块级的增量布尔可满足性合取范式的提取，从高到低层次化实现了关键通路的判别及子式生成。利用电路的时延测试条件蕴涵并转化为相应的约束子句，有利于将冲突尽早提前，以减少搜索空间。通过将已有的判别模块储存起来，作为学习子句，避免重复判别，极大的加快了子式的提取且降低了求解的规模和难度。仿真结果表明本文方案具有测试时间短、效率高，特别话合干具有樟缺化、胡刚化结构的层次化设计电路。
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