适于SoC的统一设计语言SystemVerilog

来源 :半导体技术 | 被引量 : 0次 | 上传用户：kokwok

【摘要】

：

顺应SoC的发展趋势,Accellera标准组织提议了一个统一设计语言SystemVerilog.本文主要讨论了SystemVerilog的特点、设计优势、现状和未来趋势等,并给出了一些实例.SystemVeri

【作者】

：

黎宝峰陈杰颜永红

【机构】

：

湖南大学应用物理系,中国科学院微电子中心,湖南大学应用物理系

【出处】

：

半导体技术

【发表日期】

：

2003年12期

【关键词】

：

片上系统 SOC 统一设计语言 SYSTEMVERILOG 抽象结构设计建模验证能力 SoC Modeling Verification

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顺应SoC的发展趋势,Accellera标准组织提议了一个统一设计语言SystemVerilog.本文主要讨论了SystemVerilog的特点、设计优势、现状和未来趋势等,并给出了一些实例.SystemVerilog是C、C++、Superlog和Verilog的混合,它极大地扩展了抽象结构层次的设计建模和验证的能力,是SoC设计的最佳统一语言.

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