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SystemVerilog是下一代芯片设计和验证语言，于2005年12月被标准化为IEEE P1800—2005。本文介绍SystemVerilog发展的过程及其对验证建模的支持，重点讨论其在功能验证方面的重要应用及使用技巧。
下一代芯片设计与验证语言：SystemVerilog（验证篇）
【摘 要】
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SystemVerilog是下一代芯片设计和验证语言，于2005年12月被标准化为IEEE P1800—2005。本文介绍SystemVerilog发展的过程及其对验证建模的支持，重点讨论其在功能验证方面的重要
【机 构】
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Mentor
【出 处】
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电子设计应用
【发表日期】
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2008年12期
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