基于高分辨率TDC的快速全数字锁相环

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针对时间数字转换器(Time-to-Digital Converter,TDC)的精度低,全数字锁相环(All Digital Phase-Locked Loop,ADPLL)的锁定时间长问题,设计了一种新型全数字锁相环。本设计中的TDC优化了差分延迟线法结构,提高了量化相位差信号的分辨率;在数控振荡器(Digital Controlled Oscillator,DCO)中内嵌的相调电路能快速调整反馈信号的相位,缩短环路的锁定时间。最后在Xilinx VC709评估套件上进行电路设计与仿真验证。结果表明,
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