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传统加法器在处理多操作数累加时，必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式，在一定程度上实现多操作数问的并行操作，减少相加次数。模拟结果验证了该加法器的设计合理性，证明其能缩短累加时间、提高运算效率。
5加数并行加法器及其进位接口
【摘 要】
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传统加法器在处理多操作数累加时，必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式，在
【机 构】
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阜阳师范学院物理与电子科学学院,合肥工业大学应用物理系
【出 处】
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计算机工程
【发表日期】
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2010年1期
【基金项目】
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基金项目：安徽省高校省级自然科学研究基金资助项目（2006KJ042B）
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