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本设计采用Verilog_HDL语言设计实现UART系统。该系统由波特率时钟生成模块、数据发送模块和数据接收模块等三个模块组成。经Modelsim模拟仿真显示,各模块设计均满足要求,数据传输速率高、数据传输准确。
基于FPGA的UART的设计实现
【摘 要】
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本设计采用Verilog_HDL语言设计实现UART系统。该系统由波特率时钟生成模块、数据发送模块和数据接收模块等三个模块组成。经Modelsim模拟仿真显示,各模块设计均满足要求,数
【机 构】
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西华师范大学电子信息工程学院
【出 处】
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数字技术与应用
【发表日期】
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2019年3期
【基金项目】
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四川省教育厅科研基金重点项目(15ZA0145).
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