【摘 要】
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为了提高实对称矩阵特征值分解算法的速度,在FPGA上设计并实现了符合IEEE-754标准的单精度浮点(32-bit)CORDIC算法,以在保证运算精度的前提下,最大限度地优化资源和速度。整个设计
【机 构】
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中国科学院半导体研究所神经网络实验室
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为了提高实对称矩阵特征值分解算法的速度,在FPGA上设计并实现了符合IEEE-754标准的单精度浮点(32-bit)CORDIC算法,以在保证运算精度的前提下,最大限度地优化资源和速度。整个设计是在Xilinx公司的Spar-tan-3xc3sd1800a-5FPGA上实现的。测试结果显示:1)对于3*3的实对称矩阵(每个矩阵元素是32-bit浮点数),精度达到2^-20;2)设计实现的结构占用2467个slices,占芯片总资源的14%,最高运行时钟频率达到154MHz。
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