带有48字节RAM的日历时钟芯片的设计

来源 :电子技术应用 | 被引量 : 0次 | 上传用户：looen01

【摘要】

：

介绍了一种带有48字节RAM的日历时钟芯片的设计,该芯片具有振荡、分频、可编程的计时计数、定时闹响和中断输出等功能.该芯片基于Verilog HDL描述,采用模块化设计,可扩展性好

【作者】

：

曾爱华殷瑞祥郭瑢陈敏

【机构】

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华南理工大学

【出处】

：

电子技术应用

【发表日期】

：

2005年6期

【关键词】

：

日历时钟芯片 RAM 字节 Synopsys公司 VERILOG ASIC设计模块化设计可扩展性系统仿真可编程 HDL VCS 计时中断

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介绍了一种带有48字节RAM的日历时钟芯片的设计,该芯片具有振荡、分频、可编程的计时计数、定时闹响和中断输出等功能.该芯片基于Verilog HDL描述,采用模块化设计,可扩展性好;并利用Synopsys公司的VCS和DC工具分别对设计进行了成功的系统仿真和综合;同时还简单介绍了ASIC设计的整个流程.

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