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可编程逻辑块是现场可编程门阵列(FPGA)的核心组成部分(主要由查找表(LUT)和寄存器构成)，它的内部结构设计一直是研究的重要方向。可拆分逻辑结构给电路实现带来了灵活性。本文以6-LUT作为研究对象，从拆分粒度的角度出发，研究不同的可拆分因子(N=1,2,3,4)对电路性能带来的影响。仿真实验基于开源的FPGACAD工具(ABC和VPR)和VPR测试电路集，实验结果表明：a)不同可拆分因子对电路关键路径延时影响不大；b)可拆分因子为2时，电路使用资源的面积和面积-延时积均最小，呈现更好的性能。