【摘 要】
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在超大规模集成电路设计中,时序分析的精度和完备性决定了芯片是否能达到预期的性能。门级静态时序分析技术凭借容量和速度的优势,在集成电路时序分析市场上占据着主导地位,
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在超大规模集成电路设计中,时序分析的精度和完备性决定了芯片是否能达到预期的性能。门级静态时序分析技术凭借容量和速度的优势,在集成电路时序分析市场上占据着主导地位,但是随着市场竞争加剧,芯片项目周期要求越来越短、性能要求越来越高,门级静态时序分析在精度上已无法满足芯片关键路径要在短时间内快速收敛的需求。本文探讨了针对芯片关键路径在门级静态时序分析结果的基础上进行更精确的晶体管级时序仿真分析的技术方法,该技术还可以进行动态电压降分析结果反标,可以在确保精度的基础上达到关键路径快速收敛的目的,从而可以缩短芯片的
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