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本文提出了一种利用边沿触发鉴相缩短锁相环捕获时间的方案,并详细介绍了该方案基于FPGA的实现方法.通过对所设计的锁相环进行计算机仿真和硬件测试,表明该方案确实可以提高锁相环的捕获性能.
基于FPGA的高速数字锁相环的设计与实现
【摘 要】
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本文提出了一种利用边沿触发鉴相缩短锁相环捕获时间的方案,并详细介绍了该方案基于FPGA的实现方法.通过对所设计的锁相环进行计算机仿真和硬件测试,表明该方案确实可以提高
【机 构】
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北京交通大学现代通信研究所
【出 处】
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电子设计应用
【发表日期】
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2004年12期
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