基于CSD编码的高速乘法器IP设计

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符号数的正则表示(CSD)是一种用最少的非零比特位来表示符号数的编码技术。该文基于二进制补码数的CSD编码转换,结合采用优化技术,实现了对一组高速乘法器的IP核设计。采用Verilog硬件描述语言实现了设计的行为描述,在Xilinx ISE4.1环境下实现了功能仿真、综合和FPGA映射。其设计为小波变换核的开发提供了一个可重用的IP模块。
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