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本文分析了异步电路中亚稳态产生的原因和危害，比较了几种常用的降低亚稳态发生概率的设计方法，针对这些方法不能彻底消除亚稳态的不足，设计了一种消除亚稳态的外部逻辑控制器——“半拍错位同步器”，通过附加的高频时钟和D触发器，将异步时钟分别同步到高频时钟的上升沿和下降沿，使得过于接近的异步时钟在时间上拉开适当的间隔，只要选择适当的延迟时间和高频时钟，便能彻底消除亚稳态的发生。