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针对目前通信业内主流数字同步设备(SYNLOCK-V3)的实际运用情况,根据大量性能测试及调查研究结果,分析了其频偏检测机制、FREQ告警门限值、MTIE、TDEV模板设定、频率牵引范围等多个技术设计问题,或与业内通行标准值具有较大的差距。指出该类问题有关的不利影响,在此基础上提出了改进建议。