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对于数字逻辑电路,由于外界多个输入信号的同时改变,以及自身电路的传输延迟,因而普遍存在竞争现象.本文全面分析组合逻辑电路和时序逻辑电路中竞争出现的条件,对于会导致险象的临界竞争,针对不同的逻辑电路类型分别指出消除险象的具体措施.所得结论对数字逻辑电路分析和设计具有一定指导作用.
数字逻辑电路的竞争与险象分析
【摘 要】
：
对于数字逻辑电路,由于外界多个输入信号的同时改变,以及自身电路的传输延迟,因而普遍存在竞争现象.本文全面分析组合逻辑电路和时序逻辑电路中竞争出现的条件,对于会导致险
【机 构】
：
武汉理工大学
【出 处】
：
电子工艺技术
【发表日期】
：
2003年4期
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