基于Verilog HDL语言的定点、浮点乘除法运算单元的设计

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本次设计包括定点乘法、定点除法、浮点乘法以及浮点除法四个运算单元,主要设计模块为乘法运算模块和除法运算模块.其中浮点运算模块主要根据I E E E-754浮点运算标准进行数据处理,乘法运算单元模块的算法采用移位相加算法,除法运算单元主要采用SRT-4算法.
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