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随着芯片集成度的持续提高以及制造工艺的不断进步，对测试覆盖率和产品良率的严格要求，需要研究新的测试方法和故障模型。基于扫描的快速延迟测试方法已经在深亚微米的片上系（SoC）芯片中得到了广泛的使用。通过一款高性能复杂混合信号SoC芯片的延迟测试的成功应用，描述了从芯片对延迟测试的可复用的时钟产生逻辑的实现，到使用ATPG工具产生延迟图形，在相对较低的测试成本下，获得了很高的转换延迟和路径延迟故障覆盖率，满足了产品快速上市的要求。