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在支持预搜索的面积紧凑型BCH并行译码电路中，采用双路选通实现结构，在校正子运算电路的输入端完成被纠码序列与有限域常量的乘法，简化了电路结构；在实现IBM迭代算法时，为了压缩实现面积，复用一个有限域GF（2^n）上的二输入乘法器，一轮迭代运行多拍运算：设计了全组合逻辑预搜索模块，加快了BCH截短码的搜索速度。同现有技术相比，该译码电路实现面积紧凑且关键路径短。综合与静态时序分析结果表明，对于512字节的信息元和8-bit的纠错能力，该译码器在80MHz工作频率下符合时序要求；在TSMC0．18μm工艺库下