随着集成电路的密度和工作频率按照摩尔定律所描述的那样持续增长，低功耗系统的设计成为了设计者们所关注的焦点。在微处理器特别是SoC(系统集成芯片)中，由于存储器占据了芯片功耗的很大部分，因此低功耗存储器的设计技术对集成电路发展具有重要意义。 随着高性能处理器中嵌入式存储器的大量使用，对存储器的速度、面积和功耗三个方面的性能都有很高要求。而由于这三个参数之间的相互约束关系，存储器低功耗技术往往会引起速度和面积的开销。因此，以较低的开销换取低功耗性能是存储器低功耗技术的设计难点。 本文研究了存储器低功耗设计技术，采用全定制设计方法在0.18μm CMOS工艺下设计实现了一款64kb(4k×16bit)的ROM，完成了从逻辑设计、版图设计到最终投片测试设计的全部设计流程。该ROM采用本文提出的带充电补偿电路的选择性预充电结构，取得了明显的功耗优化效果。在典型情况下，数据读取时间为1.35ns，500MHz下平均功耗和峰值功耗分别为28.2mW和84.6mW。与同等工艺下编译器生成的ROM相比，采用低功耗结构的ROM平均功耗节省了65％以上，数据读取延迟减少30％左右，而面积开销小于3％。另外，本文还针对IP核投片测试提出一种扫描测试电路结构，能够实现测试芯片的扫描测试和高速内建自测试(BIST)。