近年来,随着深度学习和计算机理论的发展,人工智能（AI）逐渐在各个领域凸显其功能的强大。随着存内计算概念的兴起,传统冯诺依曼计算机架构的瓶颈有望得以解决,更重要的,基于以忆阻器为代表的新型存储器件的神经网络加速器将人工智能由云端计算推向用户边缘端计算,但同时也对硬件实现提出了更高的要求。二值化神经网络因具有存储空间小、运算速度快和能耗低等优点很好契合了边缘端人工智能应用而受到广泛关注,本文针对传统二值化神经网络忆阻加速器中不足之处,在权重硬件实现、鲁棒性、批归一化硬件实现等关键问题上开展研究,为未来计算与存储融合的新型计算机架构提出原始创新与理论基础。相关研究工作如下:（1）权值硬件实现方面,本文将二值化神经网络优化为激活值0/1,权值+1/-1的硬件友好网络并结合二值化神经网络函数特点,针对传统“差分对”架构缺点提出了“选择列”架构,其具有面积小、电路简单等特点,通过了MNIST手写字体识别任务验证。（2）鲁棒性方面,本文以实验室研制的W/Al Ox/Al2O3/Pt二值忆阻器作为二值化权重单元,基于其实测的电学特性进行二值化神经网络仿真,建立错误模型并评估所提出的选择列方案鲁棒性。结果表明:二值化神经网络忆阻加速器选择列方案能够在器件均一性、器件开关比、器件良率、器件与电路噪声等不同非理想因素下达到预期的网络识别率,具有较高的非理想因素鲁棒性。（3）批归一化硬件实现方面,结合二值化神经网络批归一化操作与激活函数特点提出忆阻K常数批归一化法,将上述操作合并为一步操作并用忆阻阵列实现,大幅削减外围电路复杂性并保有网络灵活性。网络仿真表明在器件不一致性（Variation）小于0.5情况下,该忆阻K常数批归一化法具有优于高精度CMOS批归一化法的网络精度,理想情况下达到了96.1%的网络识别率。