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5G通信、超级数据中心、宽带城域网及局域网等支撑着移动互联、物联网以及云计算等业务的蓬勃发展,而25G甚至100G、400G超高速光收发器是其核心基础模块之一。超高速数据传输会导致接收端收到的信号畸变很严重,而收发器中用来从畸变信号中恢复出高质量时钟和数据的时钟数据恢复电路(CDR)就显得尤为重要。本文采用标准40nm CMOS工艺研究并设计了两款无参考时钟全速率25Gb/s CDR电路,且该25Gb/s CDR通过多路并行也可应用于100G、400G等超高速光收发器中。设计了一款多环路无参考全速率CDR电路。通过将鉴频环路的控制支路和鉴相环路的积分控制支路接入VCO的粗控端,将鉴相环路的比例控制支路接入VCO的细控端,一方面可以同时实现宽捕获范围和高抖动性能,另一方面可以实现更快的环路锁定速度以及更小的滤波器面积。CDR电路主要由全速率Bang-Bang型鉴频鉴相器(PFD)、正交时钟输出的四级环形压控振荡器(VCO)、三个电压/电流转换电路(V/I)及环路滤波器(LPF)构成。其中,双控制端的环形VCO采用了新型的反相器调谐方式,不仅可以获得更宽的频率调谐范围,而且可以提高调谐线性度。CDR整体版图面积为206μm×140μm,电路中核心模块的功耗约为88mW。最后在不同工艺角以及不同温度的情况下,仿真得到电路提取的时钟信号最大抖动为4.0ps,数据信号的最大抖动为3.5ps,时钟信号的最小摆幅为700mV,恢复出的数据最小摆幅为450mV。设计了一款低抖动25Gb/s全速率无参考时钟的双环CDR电路。CDR电路主要包含新型低抖动PFD、正交耦合LCVCO(QVCO)、V/I及LPF。其中,新型低抖动PFD通过结合全速率Bang-Bang型PFD与Alexander PD的优点,一方面可以实现鉴频功能,另一方面也可以实现三态鉴相输出以解决长连“0”“1”数据输入引起的失锁问题并有利于提高环路抖动性能。QVCO中的单个LC并联谐振腔通过将可变电容采用电容交流耦合的方式连接至负阻产生电路,进而通过改变直流偏置电压能够在增加调谐范围的同时获得更好的调谐线性度。CDR整体版图面积为318μm×260μm,电路中核心模块的功耗约为77mW。最后,对不同工艺角以及不同温度进行仿真得到最大时钟抖动为5.0ps,最大时钟抖动为4.0ps,时钟信号的最小摆幅为300mV,恢复处的数据最小摆幅为400mV。