随着晶体管尺寸的按比例缩小,触发器不断攀升的软错误率成为高可靠集成电路设计必须考虑的重要因素。因此,触发器加固设计也就成为研究的热点。减少电路软错误率最简单做法是使存储节点保持足够的电荷量,但是这在纳米工艺下已不切合实际,因为电路节点电压和电容与晶体管尺寸成正相关,随着晶体管尺寸进入纳米级,电路节点电压电容也随之缩小,从而导致节点电荷也大大减小。传统的三模冗余技术,虽然是最有效方案,但是这种技术过度增大了电路中的面积,功耗和延迟开销,所以该方案并不能在任何情况下都能保证电路满足设计指标。由此,现在更加有效方式是直接对触发器结构进行加固设计。就超大规模集成电路的发展而言,工艺尺寸在不断缩小,且正在向纳米器件发展;芯片面积不断增加,从而在单个芯片上的集成度越来越大;多媒体技术的发展对高性能芯片的需求使芯片的时钟频率不断提高,使得芯片的功耗急剧增加,从而导致封装、散热装置等费用迅速增加,并已达到封装技术所能处理的极限,而且过高的功耗导致各种便携式设备的续航能力受到极大的挑战。因此,低功耗的加固触发器设计是超大规模集成电路设计的迫切技术需要。本文主要研究了CMOS集成电路的功耗种类以及由来,阐述了在集成电路中用来评价触发器性能的指标,并且简单介绍了本文所采用的降低触发器功耗设计的基本原理(真单相时钟技术),该技术的结构优势以及设计难点。本文提出了一种低功耗型的加固触发器:TSPC-RHM,其整体思路是采用RHM单元容忍内部节点产生SEU,采用真单相时钟降低电路总功耗,并且采用C单元屏蔽内部毛刺传播到输出端,使输出波形更规整。HSPICE仿真表明,TSPC-RHM触发器在延迟、功耗、面积开销之间取得了良好的折中。延迟平均降低了26.11%,功耗平均降低了70.82%,功耗延迟积平均降低了76.78%,面积平均降低了28.13%。PVT波动分析表明,TSPC-RHM触发器对工艺波动也不敏感。本文对已有的多种TMR锁存器进行综合分析,简单介绍了三模冗余锁存器的构成模块,多种表决器结构以及结构来源,利用HSPICE仿真工具模拟出多种三模冗余锁存器的仿真波形图,并且测量其延迟以及功耗。经过综合对比,TMR7锁存器(使用P3+N1型表决器)的综合性能最优。