本课题研究来源于中继卫星预研项目“高速数传全数字接收机系统设计”的频率合成部分。在跟踪与数据中继卫星系统(TDRSS)传输时,在发射端利用DDS可以实现载波频率变化,在接收端利用DDS可以实现定时恢复采样时钟相位变化,高速ADC需要一个高频率稳定度低相位抖动的频率源,且DDS频率控制字受控于定时恢复电路,高速AD采样的模数转换器需要一个高性能的采样时钟,以确保数字量化处理的信噪比性能。 载波频率合成的关键性能是频率稳定度与相位抖动噪声,采样时钟源的相位抖动参数指标达不到要求,会使得系统性能下降即导致信噪比实际损耗。经过对多种频率合成技术的研究比较,本课题采用直接数字频率合成(DDS)结合锁相环倍频(PLL)的实现方案,获得高频率稳定度、低相噪、低杂散的600MHz采样时钟频率源。 在本文工作的第一部分,详细介绍了锁相环频率合成器和直接数字频率合成器基本结构、工作原理及理想频谱,总结了频率合成的噪声来源,包括PLL环路中器件因素和DDS中的相位截断、幅度量化、DAC转换误差等。 在本文工作的第二部分,对DDS混合PLL的多种频率合成方法,进行了性能分析。DDS有输出步长小而相噪性能好的优点,但同时又有杂散较多的缺点,而PLL对杂散的抑制性能良好,研究发现将DDS和PLL两种频率合成技术结合起来是一种较为合理的高性能频率源合成方案。本部分从DDS激励PLL的频率合成方法入手,通过实际电路设计和调试,详细地论述了其具体实现过程。 在本文工作的第三部分,针对课题对频率源合成性能的要求,对相位噪声的抑制和杂散性能的优化进行了深入的分析,提出了在实践中降低系统相噪和杂散的可行性方法。最后,提出了设计的改进建议及方案,为DDS混合PLL频率源合成技术的应用和发展提供了技术参考。