随着通信技术和消费类电子产品的发展,模数转换器在数字集成电路与模拟集成电路之间的作用更加明显,其广泛应用于数字视频、CCD成像、数字接收等领域。采样保持电路是流水线ADC中重要的单元,其信号建立速度和建立精度直接决定了流水线ADC的采样速度和分辨率。本文基于TSMC0.35μm CMOS工艺,3.3V电源电压,设计了一个满足差分输入信号范围为2V,采样速率为80MHz,分辨率为12位的流水线ADC性能要求的采样保持电路。　　论文详细讨论了流水线 ADC的系统架构与系统噪声和功耗之间的关系,综合ADC架构、系统功耗、量化噪声及工艺条件,确定了采样保持电路的采样电容大小和负载电容大小。分析了采样开关和各种非理想因素对电路性能的影响,并在此基础上,设计出一个改进时序的简化的双边型栅压自举采样开关,并对 CMOS开关的导通电阻进行了优化,提高了采样保持电路的精度和动态性能。根据理论分析及工艺水平,确定了采用翻转式采样保持电路结构。为了保证采样保持电路的精度,设计了一个增益提高型折叠式共源共栅运放,满足了增益、单位增益带宽和相位裕度的要求。设计了一个改进的无直流功耗的开关电容共模反馈电路,提高了共模反馈电路的精度和速度。同时还完成了直流偏置电路和时钟产生电路的设计。最后完成了采样保持电路各个模块的版图设计。　　Spectre仿真显示,采样保持电路的建立精度为110μV,建立时间为5.54ns,静态功耗为36.96mW。在输入满幅度,39.53125MHz正弦波,采样频率为80MHz的条件下,得出其有效精度(ENOB)为12.95 bit,信噪比(SNR)为83dB,无杂散动态范围(SFDR)为82dB,总谐波失真(THD)为-82 dB,信号与噪声加谐波比(SNDR)为79.5 dB,满足了设计的要求。