随着物联网和人工智能应用的迅速发展,高能效集成电路设计方法成为重要的使能技术。近阈值宽电压设计方法是国际公认的技术途径之一,其中SRAM存储器是芯片低电压工作的瓶颈,面临着读写静态噪声容限降低的问题;低电压下SRAM性能衰退严重,在阈值电压附近工作频率降低到几十兆赫兹,严重影响了近阈值低电压SRAM的应用。时序推测型SRAM是近年来提出的有效设计方法,可提升低电压性能到原本的两倍,但国际上还缺乏通用的电路设计及其编译器。本文设计了时序推测型SRAM电路,且基于Open RAM框架开发了第一个时序推测型SRAM编译器。本文设计了一款时序推测型SRAM。首先,针对灵敏放大器的失调电压使时序推测SRAM读出延时增大的问题,本文设计了一种低失调的灵敏放大器结构,将采样管与锁存管从传统的串联结构改为并联结构,降低了灵敏放大器的采样延时;仿真表明,与高阻型灵敏放大器相比,失调电压降低了21.9%,采样延时降低了34.9%。其次,针对检测电路延时大的问题,本文设计了分级总线检测电路,使得检错延时降低20%。最后,针对SRAM低电压写良率低的问题,设计了基于电容耦合的负位线电路,可以产生不同高低的负位线电压,从而减小了高电压下负位线电压带来的功耗开销,解决了列半选单元的稳定性问题,使得写良率提升18.7%。基于以上电路设计,实现了容量为1024×32bits的SRAM版图设计。为了实现任意容量存储阵列设计,本文基于Open RAM框架开发了低电压时序推测SRAM编译器TSSRAM。该编译器支持字线宽度256～1024,步长为16;位线宽度为8～64,步长为4,可输出完整设计文件（包括Verilog模型、时序库、版图库、网表等）。仿真结果表明:TSSRAM生成的容量为1024×32bits的SRAM,在0.6V工作电压下写稳定性良率达到6.23σ;相比于TSMC28nm HPC+的普通SRAM编译器生成的同等容量存储器,读延时降低33.2%,面积增加1.78%,功耗优化12.4%。