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雷达系统模拟是现代雷达系统设计、验证的重要手段,它产生的模拟雷达回波信号供给信号处理机,以验证信号处理机的功能。本文主要探讨了一种基于磁盘阵列的雷达回波模拟器的硬件设计和工程实现,磁盘阵列采用了PC机IDE接口硬盘。硬盘用作信号数据储存介质,由于其大容量,可以储存超长周期的信号波形。采用高速D/A实现输出信号的高宽带,采用多片FPGA完成整个系统的时序逻辑控制,比如IDE接口时序的实现,SDRAM的操作等。本系统的设计关键之一是实现以40MByte/S的恒定速度对硬盘进行读操作,为了实现这个操作,采用了大容量高速缓存SDRAM模块乒乓工作的方案;关键之二是把4路40MByte/S的数据流拼接成一路160MByte/S的数据流。本文首先介绍了雷达回波模拟器课题的背景,包括雷达回波模拟器的作用,基本理论和技术特点。雷达回波模拟器的国内外发展动态,雷达回波模拟器在国内外被广泛应用。本人的主要工作。其次,介绍了本回波模拟器的设计理论:DDWS技术的理论基础。分析了采样和重构的数学模型,得出了一个重要结论:过采样可以减少D/A输出信号的高频端衰减失真,可以降低低通滤波器的设计难度,从而提高波形质量。再次,介绍了本雷达回波模拟器的硬件设计,包括总体硬件结构框图、系统各部分的硬件设计。系统各部分的硬件设计包括计算机接口设计、大容量高速缓存SDRAM的控制设计、IDE接口硬盘的控制设计、关于D/A的介绍和本系统使用的FPGA的介绍。再次,介绍了本系统的FPGA软件的设计,主要包括如何以40MByte/S的速度读硬盘、如何数据拼接,ATA接口模块的介绍和SDRAM接口模块的介绍。最后,给出了模拟器的波形测试结果,用示波器测出的信号时域波形和用频谱仪测出的信号的频谱图,验证了指标达到预期标准。本文所作的工作主要如下:1.完成模拟器硬件部分的系统设计。2.采用VHDL和Verilog HDL语言,实现对4个IDE硬盘的读写时序设计、