随着无线通信技术的地快速发展，射频收发机中的锁相环(Phase Lock Loop，PLL)得到了广泛的应用。然而，随着诸如卫星通信之类的高频段应用的出现，PLL的性能大幅降低了，信号的噪声大小成为影响整机性能的主要因素之一。在PLL 模块中，鉴频鉴相器(Phase Frequency Detector，PFD)是必不可少的组成部分，且其噪声性能对整个系统也相当关键。为此，低噪声鉴频鉴相器的研究具有重要的应用价值。　　 本论文的研究主要解决现存各类PFD的问题，如：模拟鉴相器(Phase Detector，PD)的频率捕获范围窄、数字PFD的噪声大等，重点研究双PFD 结构中的模拟部分，以及双PFD 结构在双环路PLL 中的应用，具体研究内容和创新工作如下：　　 (1)PLL和PFD技术原理研究。首先，描述作为射频设计核心之一的PLL的原理，分析讨论决定PLL 性能状况的几项指标，包括：相位噪声、毛刺和锁定时间，率先考虑PLL 设定的指标参数值对PFD 研究设计的影响。其次，描述PFD的原理，分析讨论现存两类PFD 各自的优劣，提出双PFD 结构的研究。　　 (2)混频型鉴相器(Phase Detector，PD)的研究。依据设计经验，从指标要求、理论分析开始，逐步完善双PFD 结构中的模拟PD的设计，主要步骤包括：指标的考虑、基本拓扑结构的选择、噪声和灵敏度的分析、晶体管的选择、电路结构的优化等。仿真结果表明，在噪声性能上该混频型PD 比数字PFD 更优越；同时，即使输入有较大变化，该混频型PD的工作状态依然稳定。　　 (3)基于双PFD结构的双环路PLL 研究。为验证双PFD 结构的优越性，将其应用于配套的双环路PLL 中，并对PLL 结构进行优化设计。仿真结果表明，这种双环路PLL 既具有数字PFD 锁定迅速的优点，又具有模拟PD 相位噪声低的优点。