4H-SiC MOSFET具有开关频率高、功率密度大、耐高温、抗辐照等优点，在军用和民用领域前景广阔。但由于4H-SiC/SiO2界面态密度高，导致沟道迁移率降低，阈值电压不稳定，严重阻碍了4H-SiC MOSFET的发展。　　在根据所承担的项目任务完成了1200V4H-SiC VDMOSFET元胞结构的设计任务的基础上，重点针对目前4H-SiC MOS器件开发中存在的沟道迁移率低的问题，研究了SiC/SiO2界面态的成因，建立了连续界面态模型，使用Silvaco软件模拟了SiC/SiO2界面态对所设计的4H-SiC VDMOSFET电学参数的影响，进行了旨在降低SiC/SiO2界面中C含量和界面态密度的两步氧化工艺的探索，采用椭偏仪、XPS、C-V特性测试仪等设备测试分析了实验结果，初步得到了以下主要结论：　　1.Silvaco软件仿真结果表明：界面态密度严重影响阈值电压的稳定性并导致迁移率、跨导、漏极电流密度显著下降；相比没有陷阱密度时的情况，当总界而态密度为1012cm-2eV-1数量级时，阈值电压的漂移量为0.93 V，迁移率下降近80％，跨导下降近50％，漏极电流密度下降1个数量级;当界面态密度下降至1010 cm-22eV-1数量级时，迁移率、跨导下降10％，闽值电压漂移现象消失，从而为氧化层制备工艺提供了参考依据。　　2.XPS分析结果表明1200℃氧化制备的薄氧化层的厚度为14.878nm时，经800℃退火后，氧化层中的C含量可降低至8％以下，与文献中报道的实验结果相比较，C含量大幅度降低，为制备C含量低的氧化层奠定了基础。　　3.采用两步氧化工艺制备的4H-SiC/SiO2/Al MOS电容的准静态C-V测试结果表明在距导带底0.25eV处界面态密度可降低至～7.638×1010 cm-2eV-1，说明该新型氧化工艺能有效降低界面态密度，具有一定的现实可行性。