【摘 要】
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该文描述并分析了高速低噪声锁相时钟发生器的设计.时钟发生器是许多通信系统和高速数字系统的重要组成部分,它的优劣将直接影响系统的性能.论文首先介绍了时钟发生器的体系
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该文描述并分析了高速低噪声锁相时钟发生器的设计.时钟发生器是许多通信系统和高速数字系统的重要组成部分,它的优劣将直接影响系统的性能.论文首先介绍了时钟发生器的体系结构,概述了最为常用的锁相时钟发生器的组成单元,然后讨论并分析了锁相环路的小信号特性、瞬态特性以及噪声特性.在设计中,为了在深亚微米工艺下达到高速和低噪声两个目标,论文中采用了合理的电路结构,并提出了一些改进性能的实用技巧.例如,减小电荷泵中开关非理想效应的方法,以及VCO的版图设计技巧.为减小工艺离散性对电路性能的影响,该文采用常跨导偏置电路产生电荷泵的充放电电流,抵消了VCO增益随工艺的变化,使得锁相环的环路带宽和相位裕量基本上不随工艺、电源电压和温度的变化而变化.
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