随着电子设备向便携式和可靠性方向发展，功耗问题变的越来越严重。尤其在现代军事进程中，在单兵可进行通讯、导航等数据实时处理要求下，电源容量和电池寿命远远不能满足当前的需要，对低功耗处理器研究和设计已经刻不容缓。鉴于这种情况，作者对低功耗复数乘法器芯片的进行了研究与设计。论文在分析集成电路功耗构成的基础上，研究了常用低功耗设计方法，进一步探讨了复数乘法器各种层次低功耗设计手段和效率，并提出了论文所使用的低功耗设计流程。本文重点研究了复数乘法器的核心单元乘法器的低功耗设计，包括系统级、电路级、晶体管级、版图级低功耗设计。最后，论文给出了具有自主产权的16位低功耗复数乘法器芯片的验证和实现。本文的主要工作包括：采用半定制与全定制相结合的设计方式设计了16位复数乘法器ASIC芯片，该复数乘法器与ZARLINK公司的PDSP16系列专用DSP处理器指令集兼容，并成功完成了版图设计和后仿真验证，最后的物理数据可以直接进行流片生产。对复数乘法器核心单元乘法器进行了全定制设计，采用Booth改进编码和Wallace树型压缩结构，所有单元由定制尺寸的传输门和优化的反相器构成，该设计方式可以在不牺牲性能的前提下，有效的减小总电容值，从根本上降低了功耗。对乘法器单元的版图进行手工绘制，根据不同的规则要求和电路参数计算结果来设计具体的线宽尺寸、过孔大小和走线方式，并通过有源区共享使乘法器版图面积和功耗最小，以及布局、布线方法和其他低功耗版图设计。复数乘法器的验证，包括前仿真、时序分析、后仿真等，涉及到了半定制ASIC和全定制单元的仿真，本文创新的采用晶体管级电路网表运用RTL级测试向量进行了复数乘法器版图后仿真和验证。在展开上述工作的同时，本文进行了积极的研究和探索，取得了一定的成果可以概括为：1．在分析了当前16位乘法器各种结构的基础上，提出了采用传输门和反相器单元，采用Booth编码和Wallace Tree结构，全定制设计了高速低功耗乘法器硬IP核。该核比Synopsys公司的相应的库单元功耗低60％，速度快37％。该乘法器核可以运用在嵌入式CPU／DSP等低功耗处理器中。2．运用了各个层次的低功耗设计方法，并采用了当前SOC设计的标准流程，设计了一款兼容PDSP系列专用低功耗DSP处理器一复数乘法器芯片，该芯片规模为2万门，包含120个引脚，最大速度为125MHz，在0.35μm 3.3V SiGe工艺下，平均功耗为74.5mW@100MHz。