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随着集成电路设计技术的不断发展，芯片中不同端角下缓冲器的延时受到工艺、电源电压和温度的影响在逐渐增大，以至于芯片的时序很难收敛，如何保证时序收敛成为芯片设计中必须考虑的关键问题。本文以芯片设计中保持时间的违例路径作为研究对象，通过布局布线工具ICC(IC Compiler)自动修复后，仍需要大量人工操作，在不同端角之间反复迭代，确保所有路径时序收敛。为了减少操作失误和迭代次数，本文提出了一种低延时敏感性（low delay sensitivity，LDS）的算法，定义该算法为LDS算法；同时，定制了一批低延时敏感性的缓冲器。本文的主要工作和创新点包括：1、从多模式多端角的运用、PVT的偏差到跳变时间和负载电容的分析三方面深入研究了延时敏感性的来源。2、提出了一种LDS算法。算法遍历了所有的缓冲器，以确定合适的缓冲器来修复保持时间违例，在线性插值法的基础上对缓冲器链进行了延时敏感性分析，输出低延时敏感性的缓冲器链。通过对保持时间违例路径做缓冲器链反标后修复与ICC自动修复两种方式的对比，结果证明LDS算法能修复ICC不能自动修复的保持时间违例路径，加速了芯片的时序收敛。3、使用TCL语言和ICC命令相结合的方式实现了LDS算法的整个流程，其中包括参数提取程序、延时计算程序和延时敏感性分析程序，并将该算法嵌入到物理设计流程中，减少了迭代时间，提高了设计效率。4、定制了低延时敏感性的缓冲器。从PVT（Process,Voltage,Temperature）、阈值和电路节点电流三方面对缓冲器的延时敏感性进行了分析，通过改变缓冲器中晶体管的宽长比，降低了缓冲器的延时敏感性。模拟结果表明定制的缓冲器比原缓冲器具有更低的延时敏感性，更有利于修复保持时间违例。综上所述，本文针对保持时间违例难以修复的问题，提出了一种LDS算法，定制了一批低延时敏感性的缓冲器，为解决该问题提供了切实可行的方案，减小了设计的迭代次数，达到了时序收敛的目的。