【摘 要】
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Viterbi算法是卷积码最常用的译码算法,而译码器的速度,功耗,以及芯片面积等是集成电路IC设计中考虑的三个主要因素,尤其在卷积码约束长度较大、译码速率要求较高的情况下,如
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Viterbi算法是卷积码最常用的译码算法,而译码器的速度,功耗,以及芯片面积等是集成电路IC设计中考虑的三个主要因素,尤其在卷积码约束长度较大、译码速率要求较高的情况下,如何实现低硬件复杂度、高速率的Viterbi译码器成为新的研究热点.在本文中,我们以第三代移动通信系统为背景,根据我国无线通信标准化组织(CWTS)提出的3G接口技术提案一TD-SCDMA标准,研究用Verilog HDL实现一个(2,1,9)大约束度卷积码译码器.同时,为了验证该译码器的性能,采用同样的算法和硬件结构,我们也实现了基于DVB(Digital Video Broadcast)应用的(2,1,7)高速Viterbi解码器,经过验证,基于traceback法实现的译码期器较寄存器交换法实现的译码器,误码率、性能有较明显的提高.
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