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片上系统(SoC)在近些年已经得到了迅猛的发展,相对于传统的芯片,片上系统(SoC)不仅包含了大量的硬件模块,而且还配有大量的软件,如操作系统、通信协议、以及各种相关的应用程序等,其设计的规模与复杂度远远高于传统芯片。SoC芯片的仿真也变得越来越重要。在大规模SoC系统级芯片验证中,硬件仿真器这种快速、高容量、高仿真性能的工具逐渐被采用。硬件仿真器对大规模SoC芯片进行仿真时,仿真速度一般不超过几MHz。使得仿真环境下对于不可降频PCIe、SATA等高速串行总线进行仿真时,无法与真实设备连接。针对以上描述的问题,本文提出了一种PCIe桥的设计方法,为真实的PCIe设备与硬件仿真环境的连接提供了一种解决方案,主要内容如下。1、本文在PIPE协议的基础上,基于报文的异步传输原理设计了一款PCIe桥,该PCIe桥包括链路识别模块,报文解析模块、报文加扰模块、报文解扰模块、流控制模块、以及报文跨时钟域转换机制。实现了慢速的硬件仿真器与快速的PCIe设备的速度匹配,解决了硬件仿真器不能支持数模混合电路仿真的问题。2、针对PCIe链路耦合比较紧密,无法观察与控制,使得调试困难。本文设计了链路监听装置,可实现对PCIe主从设备报文传输状态的实时监控,方便使用者观察和修改链路传输状态,进行系统调试和验证。3、为了满足PCIe桥在不同厂商的硬件仿真器上的使用,本文采用通用的PIPE协议进行设计,设计的PCIe桥可灵活配置x1、x4、x8、x16的传输模式,并可做类似于PCIe的接口适配器来使用,解决了PCIe桥兼容性的问题。4、将PCIe桥插入实际的PCIe的IP中,搭建了系统级的验证环境。仿真环境包括CPU_SIM模块、插入PCIe桥的IP、PCIe_Device_Sim模块,用来模拟CPU与PCIe设备的通信环境。通过对PCIe_Device_Sim模块中DMA控制器的设计,验证500MHz的PCIe设备本身的工作频率下与CPU_SIM模块在1MHz、2MHz、5MHz下链路工作状态下,PCIe桥功能的正确性。通过对PCIe桥的DC综合获取了硬件资源开销数据,低频状态下PCIe链路带宽的测试,对PCIe桥的性能进行分析与论证。