随着工艺水平的进步及晶体管特征尺寸的不断缩小,目前集成电路已经进入了深亚微米与纳米级的SoC设计时代,单一SoC芯片的性能也朝着面积更大,频率更快,功能更复杂的方向发展。现阶段SoC设计遇到了前所未有的挑战,这其中最突出的是功耗问题。功耗问题不仅制约了芯片性能的进一步提高,也让芯片的物理设计变得越来越困难,这主要体现在两个方面,其一是特征尺寸的减小使得互联线延时成为影响芯片时序收敛的主要因素;其二是工艺的进步使得泄漏功耗的影响受到越来越多的重视。因此,了解功耗组成,熟悉功耗估计分析以及如何进行低功耗设计就成为集成电路前端与后端设计者都要直接面对的问题。目前,低功耗设计贯穿于SoC设计的整个流程之中。本文主要研究了SoC芯片低功耗设计方法,并将该方法应用于一款语音SoC芯片后端流程。通过在逻辑综合以及布局布线工具上的具体实施,显著降低了芯片的设计功耗。论文首先研究了集成电路中功耗的组成以及各不同设计层次的低功耗设计理论,并详细介绍了RTL阶段以及门级阶段的功耗估计方法,为低功耗设计实施做了铺垫。接着论文详细研究了逻辑综合流程以及物理版图设计流程的低功耗设计方法。在逻辑综合流程方面,论文从工艺库映射理论入手,主要研究了门控时钟,操作数隔离以及存储器分块访问的低功耗设计方法,另外还介绍了低功耗DFT的相关理论及应用。在物理设计方面,论文根据物理设计的流程依次重点介绍了布图规划阶段,电源规划阶段,时钟树综合阶段的低功耗设计方法,并研究了语音SoC芯片的多电源电压设计。