基于高速ADC(模数转换器)的时间交替采样技术可有效提高采集系统的实时采样率,但系统带宽依旧由单片ADC的模拟带宽所制约。由于当前高速ADC输入带宽的不足,限制了能够获取的信号频率范围,成为高速信号时域获取的一个瓶颈。本文基于“T/H(采样保持器)+ADC+FPGA”架构,利用等效采样技术设计宽带采集系统,可有效提高高速采集系统的输入带宽。主要研究任务包括以下几个方面:一、T/H的研究及其电路设计:对T/H工作原理以及主要参数展开研究,并对T/H电路进行数学建模,研究分析T/H是如何影响系统性能,如何从根本上提高ADC的输入带宽的。搭建“T/H+ADC”的采集架构,将高速变化的信号转化为变化缓慢的信号送入到较低带宽ADC进行采样,有效提高采集系统的输入带宽。二、宽带采集系统时钟方案设计:根据不同的采样方式,设计出不同的时钟产生方案。通过设计产生低抖动、单位步进延时5ps高精度的采样时钟,实现顺序等效采样;基于双环路PLL(锁相环)设计宽带采集系统实时采样时钟产生电路,通过配置PLL以及设计环路滤波电路参数实现高精度、高稳定性采样时钟。三、数据的采集、接收和存储设计:基于ADC的不同采集方案展开论证,对ADC进行评估和选型,并根据需求,对ADC进行配置、调节、校正等。利用FPGA接收ADC采集量化后的4路12比特单线500Mbps的高速数据流,通过IDDR将DDR数据转化为SDR缓存至8路同步FIFO。四、数据处理部分设计:基于STM32以FSMC(灵活的静态存储器控制器)的通信方式与FPGA进行通讯,实现ADC、PLL以及延时单元等模块的控制,读取FIFO中的数据,进行多路数据拼合并送往上位机进行显示。五、触发电路设计与延时非线性问题的研究:分析触发原理,设计采集系统触发信号产生电路;展开延时芯片延时非线性对采集系统影响的研究,并利用标准信号比对法对延时模块进行校正。基于顺序等效采样技术,本系统最终实现200GSa/s的等效采样率,成功获取并重构10GHz宽带信号。