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随着半导体制造工艺日新月异,数字IC的发展速度与日俱增,无线电接收机不再局限于传统的超外差架构,而是向着更高的集成度与更好的接收灵敏度发展,零中频接收机因此脱颖而出。由于舍去了中频处理单元,不再需要昂贵的片外滤波器,零中频接收机(Zero IF Receiver)的结构更加精简,可以单片集成整个射频模块,且功耗更低,制造成本与设计难度大大降低。从GSM的手机蜂窝到最近的IEEE 802.11ad协议,都可以看到零中频接收机的身影。零中频接收机的射频前端输出通常是一个复信号,即分为同相I支路和正交Q支路,理论上直接下变频可以提供无限高的镜像抑制比,但是由于模拟器件工艺的瑕疵,正交混频电路普遍存在I/Q失衡的现象,包括幅度失衡与相位失衡。这也导致接收机的镜像抑制能力急剧恶化。无论是零中频或低中频接收机,对于高阶调制的信号,镜像干扰问题都不可忽视,因此针对I/Q失衡现象必须进行适当的校准。现有的I/Q失衡补偿架构的吞吐率普遍低于IEEE 802.11ad协议的最低要求,对于该协议,采样率必须大于3.52GHz。本文提出的I/Q失衡补偿架构在吞吐率满足3.52GSps的前提下可将信干比从10.1dB提升至33dB,算法核心基于自适应盲分离EASI(Equivariant Adaptive Separation via Independence),该方案不需要训练序列或者先验信息,适用于低中频或者零中频接收机,通过FPGA实现。为了降低原始算法的计算复杂度,本文针对EASI的迭代过程进行研究,在尽可能保持原性能的前提下精简补偿结构,提高系统时钟频率。虽然采用16路并行展开的方式改善吞吐率,但是VLSI的资源消耗依然保持在较低水平。大部分的自适应盲分离算法在面对频率选择性I/Q失衡时,补偿性能都会受到影响,这也限制了EASI在宽带通信中的应用。为此我们采用基于循环严平稳(Circularity/properness)特性的I/Q失衡补偿架构弥补了EASI的不足,两种架构相互级联的方案适用于各种零中频接收机产生的I/Q失衡。