为了保证集成电路时序的正确性，在规定时间内得到正确的响应输出，需要对集成电路进行时延测试。随着集成电路制造工艺进入纳米级，电路中的时延故障更多的为故障大小小于一个时钟周期的小时延故障。它们在测试中可能会通过短通路逃脱测试，但在执行某特定功能时可能会通过长通路传播出来，造成故障。另一方面，这些缺陷日后会迅速加重，使芯片快速老化，最终导致芯片失效。随着集成电路频率的提高，小时延故障对电路的影响日趋明显，对小时延缺陷进行测试变得越来越重要。故障模拟是测试中不可缺少的步骤，用来辅助测试生成和评估测试集质量。在研究小时延故障测试方法时需要借助模拟器辅助研究，而现有的小时延模拟器的研究还处在初步阶段，在速度上还有很大的改善空间。因此，研究小时延故障模拟器的加速策略，开发更高速的小时延故障模拟器对小时延故障的测试有着重要的意义。本文通过对小时延故障的自有特性进行深入研究，将固定故障的临界路径识别方法应用于小时延故障模拟中，实现了小时延故障模拟的临界路径识别。结合已有的临界路径跟踪算法，提出了一种基于临界路径的小时延加速方法。在新开发的模拟器上实验表明，通过在小时延模拟过程中临界路径的识别，在内存开销变化不大的情况下，能获得较为明显的模拟速度提升。在基于临界路径的小时延故障模拟器的基础上，分析临界路径跟踪方法的问题，进一步改进，提出了一种综合的小时延模拟加速方法。通过深入研究小时延故障的传播特点，采用波形模拟和临界路径追踪相结合的方法，实现了对小时延故障的隐式处理，开发了一种新的小时延故障模拟器。以扇出源为研究点，通过向后追踪与向前分组传播相结合的方法实现整个模拟过程，并通过电路划分和临界路径的识别，减少了对无关故障的模拟消耗。新的模拟器在适用性和速度上都具有明显的优势，对ISCAS89电路的实验结果表明，与现有的小时延故障模拟器相比，模拟速度能提升1到2个数量级。