民用及军事领域对高速宽带通信的需求越来越大,目前传统单链路数字通信系统的速率受限于FPGA的最高速率,并行处理技术作为数字信号处理走向高速的必要途径,在实现高速通信解调过程中显得愈发重要,其中载波恢复是实现高速通信解调的核心问题之一。本论文主要从并行处理技术出发,采用时域并行架构,重点对QAM解调并行架构载波恢复模块进行设计与实现。首先,以无线通信的点对点传输应用为背景,开展了对16QAM解调载波恢复技术的相关研究。采用具有捕获精度高、节约频谱资源、盲接收等特点的反馈型结构。结合极性判决算法具有捕获速度快和面向判决估计(DD)算法收敛精度高的优点,采用时间自动转换法,实现极性判决算法完成捕获,DD算法实现跟踪的组合鉴相方式。其次,采用单路高速ADC和时域并行处理结构,开展了时域并行载波恢复关键模块的算法分析,完成方案设计。重点分析了并行NCO模块、匹配滤波器模块的结构及相关算法。采用4路并行结构完成100Mbps码率16QAM信号的载波恢复设计,针对通信系统中成型滤波和匹配滤波的设计,采用根升余弦滚降滤波器,分析了其抗符号间干扰效果。然后,结合simulink&system generator仿真工具,完成并行载波恢复的定点数仿真。设计了码率为100Mbps的16QAM调制信号,进行了并行载波恢复的仿真设计,并确定了各模块的相关参数,实现了并行载波恢复的仿真验证。最后,完成了并行载波恢复的硬件实现和调测验证、分析。采用Xilinx公司的Artix-7系列FPGA,完成硬件逻辑的Verilog代码编写。结合Modelsim完成逻辑电路的硬件仿真,并完成了信号的定时同步,为DD算法提供同步时钟。根据板级时序要求,对FPGA进行了时序分析和设计。搭建实验平台,调测并行载波恢复设计的实验结果,测试结果得到的整体频偏捕获范围为-2.59MHz~2.62MHz,相偏捕获范围为-pi/6~pi/6,捕获带宽5.21Pf(28)MHz,同步带宽6.39Hf(28)MHz,完全满足设计要求。本设计的测试验证结果可以看出,完成了并行载波的锁相,反馈信号趋于收敛,输出波形合理,输出4电平眼图理想,星座图正确,能够适应系统误码率1 6EP?E-的需求,成功实现了100Mbps码率下4路时域并行载波恢复的设计。