随着信息产业的不断发展，人们需要高速、宽带的互联互通来交互信息，信息高速公路的大规模建设迫在眉睫。光纤通信由于其容量大、传输距离远、节省能源、抗干扰、抗辐射等诸多优点，成为信息高速公路的主体。目前2.5Gb/s速率的高速干线已经成为我国干线通信的主流，10Gb/s的高速干线也将得到推广，成为未来我国信息高速公路的主干。因此开发具有自主知识产权、用于光纤传输的高速集成电路对我国信息高速公路的建设具有重大意义。 时钟数据恢复电路(CDR：Clock and Data Recovery circiut)是光纤通信和许多类似数字通信领域中不可缺少的关键电路。时钟恢复电路主要功能是从输入的非归零随机数据中恢复出时钟信号，供数据恢复电路和后续电路使用。数据恢复电路通过时钟采样对畸变的输入数据进行整形，并重新建立数据和时钟之间的相位关系。近年来，随着光纤标准向STM-64(10Gb/s)提升，系统对芯片速度提出了更高的要求，而时钟数据恢复电路正是速度提升的主要瓶颈。同时，为了满足产品化后高可靠性和低成本的要求，芯片需要高集成度，因此时钟数据恢复电路必须单片实现。 本文采用半速率线性锁相环结构的时钟数据恢复电路，电路包括半速率鉴相器、电荷泵、二阶低通滤波器及压控振荡器。这种时钟数据恢复电路以一半于数据波特率的振荡器时钟频率来进行数据恢复，而鉴相器完成鉴相的同时也完成1：2分接的功能。同非线性时钟数据恢复电路相比，采用线性结构可以很方便地利用锁相环的线性模型来优化环路参数，并且在VCO压控端产生较小的纹波，使得输出时钟和数据的抖动较小。本文建立了基于该结构的线性模型，根据SDH STM-64 关于抖动传输函数的要求优化了环路参数。本文同时设计了低功耗的1：2分接器(DEMUX：Demultiplexer)，将电路恢复出的两路数据进一步分接为四路。这样就将光接收机中的三个功能模块即时钟恢复、数据判决与分接合为一个芯片，从而显著提高了光接收机的集成度。 论文给出了基于JAZZ 0.18um CMOS 工艺，采用半速率线性锁相环结构的时钟数据恢复电路和1：4分接器的电路设计、模拟结果。同时给出了基于该工艺CDR芯片完整的版图设计，最后给出了后仿真结果。后仿真结果表明，采用该方案的时钟数据电路芯片工作正常，达到了设计要求。